AMD探索未来L2缓存加入3D堆叠 能效会更高

据Wccftech报道，AMD在一篇名为《平衡延迟堆叠缓存（Balanced Latency Stacked Cache）》的研究论文中，探索在未来芯片的L2缓存加入3D堆叠，延迟可能优于传统设计。在美国商标和专利局（USPTO）公示中，对应的专利号为“US20260003794A1”。

在第一代3D V-Cache里，AMD将CCX翻转（由面向顶部改为面向底部），然后削去了顶部95%的硅，再将3D垂直缓存芯片安装在上面。到了第二代3D V-Cache，AMD对3D垂直缓存芯片进行了优化，同时CCX和3D垂直缓存芯片互换了位置。

AMD展示了一种多层堆叠结构，基础芯片连接到计算模块和缓存模块，上方可以叠加多层缓存，示例中将四组512KB区域的缓存模块组成2MB的L缓存，另外还有一个CCC（缓存控制电路）。L2缓存复合体可根据需要扩展，示例里还能进一步扩展至4MB。

堆叠方法采用了与3D V-Cache相同的原理，利用硅通孔（TSV）将L2/L3堆叠连接到基础芯片和计算复合体，配置在堆叠缓存系统的中心垂直方向，缓存控制电路负责控制数据的输入和输出。

AMD使用了平面1 MB和2MB的L2缓存配置作为示例，指出前者的典型延迟为14个周期，后者的延迟为12个周期。新方法为访问请求提供了更低的延迟，数据从数据缓存返回的速度也更快。由于周期更短，还能节省电力，产生的热量也会更少。